웨이퍼 10장서 3나노미터 반도체 동시 제조…재료연, 350도 공정 개발
차세대 반도체 소재를 지름 약 10cm의 웨이퍼 10장에 한꺼번에 형성하고, 복잡한 이동 과정 없이 트랜지스터까지 만드는 저온 공정이 개발됐다. 얇은 반도체를 여러 층으로 쌓는 기술의 제조 효율을 높일 가능성을 보여준 성과다.
한국재료연구원 지능형반도체재료연구센터 김용훈·김지우 박사 연구팀은 부산대학교 이승기 교수 연구팀과 공동으로 350℃에서 4인치 반도체 웨이퍼 10장을 동시에 처리하는 2차원 반도체 공정을 개발했다고 밝혔다. 연구팀은 산화주석 박막을 황화수소와 반응시켜 약 3nm 두께의 이황화주석으로 전환했다. 3nm는 10억분의 3m에 해당한다.
2차원 반도체는 두께가 원자 몇 층 수준으로 매우 얇은 반도체 소재를 말한다. 소자를 위로 겹겹이 쌓는 3차원 적층 구조에 활용할 후보로 꼽히지만, 제조 과정의 높은 온도와 소재를 옮기는 전사 공정이 걸림돌이었다. 한국재료연구원은 기존 일부 합성법이 600℃ 이상의 온도를 요구해 먼저 만들어 놓은 아래쪽 소자를 손상시킬 수 있다고 설명했다.
전사는 성장용 기판에서 만든 얇은 소재를 실제 소자를 제작할 기판으로 옮기는 과정이다. 이 과정에서는 소재가 오염되거나 손상될 위험이 있다. 이번 기술은 이황화주석을 원하는 웨이퍼 위에 직접 형성해 별도의 전사를 생략했다. 공정 온도도 350℃로 낮춰 아래쪽 소자가 받는 열 부담을 줄이는 방향을 제시했다.
연구팀은 한 번에 여러 장을 처리하는 배치 방식을 적용했다. 웨이퍼 한 장당 400여 지점에서 소재 특성을 측정했으며, 형성한 소재로 트랜지스터 200개를 제작해 평가했다. 트랜지스터의 온·오프 전류비는 평균 약 30만 배였다. 이는 전류를 흘리는 상태와 차단하는 상태가 얼마나 뚜렷하게 구분되는지를 나타내는 값이다.
저온 합성과 웨이퍼 규모의 이황화주석 박막 제조가 처음 시도된 것은 아니다. 한국과학기술연구원 등 연구진은 2018년 원자층증착법으로 만든 산화주석을 황화하고 황화수소 플라즈마를 추가로 처리해 350℃ 이하에서 균일한 n형 이황화주석 박막을 합성했다고 보고했다. 원자층증착법은 원료를 한 층씩 쌓아 얇은 막을 만드는 기술이다. 당시 연구는 웨이퍼 규모 합성과 3차원 굴곡 구조를 고르게 덮을 가능성을 제시했다.
이번 성과의 차별점은 기관 발표 기준으로 저온 공정을 웨이퍼 10장 동시 처리로 확대하고, 트랜지스터 200개를 제작해 전기적 성능을 평가했다는 데 있다. 여러 장을 함께 처리할 수 있다는 점은 연구실 수준의 소재 합성을 반복 가능한 제조 공정으로 넓히는 데 필요한 요소다.
다만 이번 결과가 실제 실리콘 회로 위 3차원 집적이나 양산 적용까지 입증한 것은 아니다. 한국재료연구원은 앞으로 기존 실리콘 반도체 위에 직접 적층하는 과정을 별도로 검증할 계획이라고 밝혔다. 따라서 이번 연구는 완성된 양산 기술이라기보다, 낮은 열부하가 필요한 순차적 3차원 적층의 기반을 제시한 단계로 볼 수 있다.
연구는 과학기술정보통신부 지원 아래 국가과학기술연구회 연구사업, 한국재료연구원 기본사업, 한국연구재단 지원사업, 경상국립대학교 글로컬대학30 사업으로 수행됐다. 논문은 영국왕립화학회 학술지 ‘나노스케일’에 2026년 7월 1일 게재됐으며 뒷표지 논문으로 선정됐다고 연구원은 밝혔다.
자료: 한국재료연구원, 영국왕립화학회, 한국과학기술연구원