[기획] 200㎜ 웨이퍼 위에 세운 3층 전자도시…논리와 두 종류 메모리를 수직으로 잇다
자료사진: 장갑을 낀 손으로 들고 있는 공정 완료 200㎜ 실리콘 웨이퍼. 해당 연구·행사의 현장 사진은 아닙니다.
지름 약 20㎝인 둥근 실리콘 접시 위에 3층짜리 전자도시를 세운다면 어떨까. 아래층에는 전원을 꺼도 기록을 간직하는 공책을, 위층에는 신호를 판단하는 작업장과 잠시 정보를 적어두는 칠판을 놓는 식이다. 미국 퍼듀대학교 연구진은 200㎜, 약 8인치 실리콘 웨이퍼에 인듐산화물(InOₓ) 기반 트랜지스터층 3개를 아래에서부터 차례로 만들었다. 52개 다이에 걸쳐 10만 개가 넘는 소자를 제작하고, 서로 다른 층을 연결해 논리회로와 휘발성·비휘발성 메모리 기능을 확인했다.
여기서 10만 개는 하나의 거대한 프로세서로 연결된 트랜지스터 수가 아니다. 웨이퍼의 52개 구역에 만든 소자와 시험구조를 합한 규모다. 연구진이 실제로 제작하고 전기적으로 확인한 것은 3층 소자와 소규모 층간 회로다. 논리와 두 종류 메모리의 기능을 하나의 3층 플랫폼에서 실증했다는 의미이지, 세 기능을 모두 품은 상용급 대형 프로세서를 완성했다는 뜻은 아니다.
완성된 칩을 포갠 것이 아니라 트랜지스터층을 직접 쌓았다
이번 연구의 핵심은 모놀리식 3D 집적이다. 완성한 칩이나 웨이퍼를 나중에 붙이는 3D 패키징이 여러 건물을 육교로 연결하는 방식이라면, 모놀리식 3D는 1층 천장 위에 2층과 3층의 방을 직접 짓는 방식에 가깝다. 같은 웨이퍼에서 활성 소자층을 순차적으로 형성하기 때문에 논리회로와 메모리 사이의 수직 거리를 줄일 가능성이 있다. 멀리 떨어진 창고와 작업장을 오가던 데이터의 길을 짧은 엘리베이터로 바꾸려는 발상이다.
첫째 층에는 HfZrO₂ 강유전체 게이트 절연막을 적용한 Fe-FET가 놓였다. 강유전체 FET인 Fe-FET는 전원이 끊겨도 상태를 남길 수 있어 비휘발성 메모리의 저장 소자로 쓰였다. 둘째 층에는 평소 꺼져 있다가 조건이 맞으면 켜지는 인핸스먼트 모드(E-mode) FET, 셋째 층에는 반대 특성을 지닌 디플리션 모드(D-mode) FET를 만들었다. 다만 각 층의 역할이 하나로 고정된 것은 아니다. 2층 소자는 비휘발성 메모리의 접근 트랜지스터뿐 아니라 논리와 eDRAM에도 쓰였고, 3층 소자는 인버터의 능동 부하와 eDRAM 구성에 참여했다.
연구진은 1층 Fe-FET와 2층 접근 트랜지스터를 연결해 여러 상태를 저장하는 다중준위 강유전체 비휘발성 메모리를 만들었다. 2층 E-mode FET와 3층 D-mode FET로는 입력 신호를 반대로 바꾸는 인버터와 2T0C eDRAM을 구성했다. 2T0C는 트랜지스터 2개를 쓰되 별도의 커패시터는 두지 않는다는 뜻이다. 전원이 끊기면 정보가 사라지는 칠판 같은 휘발성 메모리다.
층간 인버터는 공급전압 3V에서 전압이득 23V/V와 잡음여유 65%를 보였다. 웨이퍼 여러 위치에서 인버터 52개를 측정했으며 스위칭 문턱 관련 표준편차는 0.15V였다. 2T0C eDRAM도 52개 셀을 측정했다. 읽기전압 1V에서 두 저장 상태의 전류 차이는 10⁸배, 즉 1억 배를 넘었다. 이는 두 상태를 전류로 뚜렷하게 구별했다는 뜻이며, 정보가 1억 배 오래 보존됐다는 의미는 아니다.
아래층을 지키는 열예산, 최고 400℃로 묶었다
전자도시를 위로 올릴 때 가장 어려운 점은 새 층을 만드는 열이 이미 완성된 아래층 소자와 배선을 망가뜨릴 수 있다는 것이다. 연구진은 원자층증착(ALD), 즉 원자 수준의 얇은 막을 한 층씩 형성하는 공정으로 실제 In₂O₃ 채널을 225℃에서 증착했다. HfO₂와 HfZrO₂는 200℃에서 만들었고, 강유전체를 활성화하기 위한 질소 열처리는 400℃에서 진행했다. 전체 공정의 최고온도는 400℃였다.
In₂O₃ 채널 두께는 1∼3㎚였다. 약 70㎛ 굵기의 머리카락과 비교하면 대략 2만∼7만 배 얇다. 별도 표시가 없는 일반 측정은 채널 길이 5㎛인 소자를 대상으로 25℃, 질소, 대기압 조건에서 이뤄졌다. 대표 시험소자는 온·오프 전류비 10¹⁰을 넘겼고, 채널 길이 100㎚인 단채널 소자는 1,000㎂/㎛의 구동전류를 보였다. 대표 서브스레숄드 스윙은 70mV/dec였다. 이는 트랜지스터가 꺼진 상태에서 켜지는 상태로 얼마나 가파르게 전환되는지를 나타내는 지표지만, 이 수치들을 세 층 전체 소자의 평균으로 받아들여서는 안 된다.
1층 Fe-FET는 300개 넘게 측정했으며 평균 메모리 창은 2.18V, 표준편차는 0.24V였다. 2층 E-mode FET의 평균 문턱전압은 0.09V, 표준편차는 0.11V였고 평균 이동도는 63.5㎠·V⁻¹·s⁻¹이었다. 3층 D-mode FET는 평균 문턱전압 −1.18V, 표준편차 0.07V, 평균 이동도 82.0㎠·V⁻¹·s⁻¹을 나타냈다. 층마다 요구되는 전기적 특성을 구분해 형성하면서도 웨이퍼 규모로 공정을 전개했다는 점이 이번 실증의 의미다.
4층 AI 가속기는 실물이 아니라 실측값을 넣은 설계다
연구진은 실제 소자에서 얻은 모델을 이용해 4층 AI 가속기도 설계했다. 40㎚로 스케일한 공정설계키트(PDK)를 바탕으로 4Mbit Fe-NVM과 2Mbit eDRAM, 약 120만 논리게이트를 배치하고 RTL 합성부터 배치·배선, GDS 작성과 시스템 성능 평가까지 진행했다. 시뮬레이션에서는 평면형 산화물반도체 FET 설계보다 AI 추론 속도가 1.4∼2.9배 높게 나타났다.
이 결과는 실제 4층 칩에서 BERT나 GPT-2를 실행한 기록이 아니다. 같은 면적과 같은 FeFET·eDRAM 구성비, 같은 작업 매핑을 적용한 평면형 산화물반도체 설계가 비교 대상이다. 최신 CPU·GPU나 HBM 시스템보다 빠르다는 뜻도 아니다. 실측한 부품 특성으로 자동차를 설계해 시뮬레이터에서 비교한 결과에 가깝다. 연구진이 실제로 만든 것은 3층 플랫폼까지이며, 4층·약 120만 게이트 가속기는 설계와 시뮬레이션의 영역에 남아 있다.
짧아진 데이터 길만큼 발열과 신뢰성 검증이 남았다
연구진은 최고 400℃의 공정을 후공정(BEOL)과 호환될 가능성이 있는 방식으로 평가했다. 그러나 실험 기판은 1.5㎛ 두께 SiO₂가 형성된 실리콘 웨이퍼였다. 완성된 첨단 실리콘 CMOS 회로 위에 세 층을 쌓아 동작시킨 실증은 아니며, 기존 생산라인에 곧바로 넣을 수 있다는 의미도 아니다.
전체 수율도 아직 숫자로 제시되지 않았다. 저자들은 높은 수율과 균일성을 언급했지만, 제작한 10만 개 전체를 분모로 삼은 기능수율이나 다이별 완전 수율은 확인되지 않았다. 논리회로 역시 E-mode 소자를 풀다운으로, D-mode 소자를 능동 부하로 쓴 NMOS-only 방식이다. 안정적인 고성능 p형 산화물반도체가 부족해 상보형 CMOS와 같은 전력·회로 구성을 곧바로 구현하기는 어렵다.
제조 과정의 온도를 낮춘 것과 작동 중 열을 잘 빼내는 것은 별개의 문제다. 층이 늘면 열이 이동할 길과 층별 온도 차이를 관리해야 한다. 현 시제품은 기생 정전용량과 층간 결합을 최소화하도록 최적화되지 않았으며, 다중준위 비휘발성 메모리의 보존 특성 변동에도 현 배선의 기생용량과 결합이 영향을 준 것으로 해석됐다. 바이어스 스트레스 시험은 1,000초였고 대부분의 측정은 25℃ 질소 분위기에서 진행됐다. 고온·저온과 습도, 열사이클, 패키징 이후 수명, 장기 보존과 쓰기 내구성은 더 확인해야 한다.
이번 결과는 논리와 서로 다른 성격의 메모리를 한 웨이퍼에서 수직으로 가깝게 배치할 수 있다는 가능성을 웨이퍼 규모의 3층 소자와 소규모 회로로 보여줬다. 다음 단계의 관건은 더 많이 쌓는 데만 있지 않다. 대규모 회로에서의 수율과 장기 신뢰성, 저저항 수직 연결, 기생결합 억제, p형 소자, 열 배출을 함께 해결해야 비로소 짧아진 데이터 이동거리가 실제 시스템의 이점으로 이어질 수 있다.
자료: 퍼듀대학교·네이처 나노테크놀로지·한국전자통신연구원