[기획] 영하 266도에서 트랜지스터와 초전도 배선을 함께 바꾸자, AI 연산 효율 7.7배 예측
자동차가 아무리 빨라져도 도로가 막히면 목적지에 일찍 도착할 수 없다. 반도체도 마찬가지다. 트랜지스터가 빠르게 켜지고 꺼져도 신호가 오가는 배선의 저항이 발목을 잡을 수 있다. 국제 공동연구진은 7K, 섭씨 약 영하 266.15도에서 2나노급 GAA 나노시트 트랜지스터와 니오븀 초전도 배선을 함께 최적화하면 64×64 MAC 연산부의 성능이 3배, 칩 내부 전력효율이 7.7배가 될 수 있다고 예측했다. 그러나 이는 실제 2나노 AI 칩을 제작해 측정한 결과가 아니다. 측정자료로 보정한 소자 모델과 상용 설계 도구로 계산한 결과이며, 7.7배에는 냉동기와 메모리·데이터 이동에 필요한 전력이 포함되지 않았다.
뮌헨공과대학교, 모데나·레조에밀리아대학교, Applied Materials, 게이오대학교 연구진의 논문은 2026년 11월 2일 공개됐다. 연구 대상인 2나노는 트랜지스터의 어느 길이가 정확히 2nm라는 뜻이 아니라 공정 세대를 나타내는 노드 명칭이다. GAA는 게이트가 전류 통로를 사방에서 감싸는 구조다. 수도꼭지가 물길을 여러 방향에서 조절하듯 전류를 더 정밀하게 통제하려는 소자다.
차갑게만 해서는 빨라지지 않았다
극저온에서는 트랜지스터가 켜진 상태와 꺼진 상태를 구분하는 특성이 좋아질 수 있다. 하지만 추위가 모든 문제를 저절로 해결하지는 않는다. 전류가 본격적으로 흐르기 시작하는 기준인 문턱전압도 올라가 켜짐전류가 줄 수 있기 때문이다. 실제로 연구진의 모델에서 최적화하지 않은 7K 회로의 최저 동작전압은 0.6V였다. 냉각만으로 저전압 동작이 보장되지 않는다는 의미다.
연구진은 300K와 7K에서 꺼짐전류가 같아지는 iso-I_OFF 조건을 적용하고, 금속 게이트의 일함수를 조정해 문턱전압을 음의 방향으로 260mV 옮겼다. 일함수는 전자를 금속 밖으로 꺼내는 데 필요한 에너지로, 여기서는 트랜지스터가 켜지는 기준점을 조절하는 손잡이 역할을 한다. 기존 2나노급 게이트 스택으로 가능한 조정 폭은 논문이 인용한 기술 기준 약 200mV였다. 연구진은 부족한 폭을 확보하기 위해 n형 트랜지스터에는 TiAlC와 란타넘계 쌍극자, p형에는 TiN/W와 알루미늄계 쌍극자를 쓰는 방안을 제안했다. 다만 이 재료 조합은 실제 통합 제작으로 검증된 결과가 아니라 설계 제안이다.
이 최적화를 거친 모델의 최저 동작전압은 0.3V로 낮아졌다. 자체발열 온도 상승도 300K·0.8V와 7K·0.3V라는 서로 다른 조건을 비교했을 때 약 80% 감소하는 것으로 계산됐다. 이는 온도와 전압이 함께 달라진 비교이므로 냉각만의 효과로 해석해서는 안 된다.
트랜지스터가 자동차라면 니오븀 배선은 도로
소자가 빨라지면 배선 병목은 더 두드러질 수 있다. 연구진은 평가한 M0∼M6 배선층의 구리를 니오븀으로 바꿔 모델링했다. 니오븀은 측정자료에서 약 7.8K 아래로 내려가면 초전도 상태가 됐다. 연구진은 7K 배선 기술파일에서 니오븀의 시트저항을 0으로 설정하되 정전용량은 남겨 기생성분을 추출했다. 저항 때문에 신호가 늦어지고 에너지가 소모되는 길을 줄이려는 설계다.
다만 모델 속 도로와 실제 만들어 본 도로의 폭은 다르다. 선행 연구에서 제작·측정한 니오븀선은 폭 100nm, 두께 50nm이고 배선 피치는 200nm급이었다. 이 선에서는 4.2K에서 약 3.2mA의 임계전류가 측정됐다. 임계전류는 초전도 상태를 유지할 수 있는 전류의 한계다. 반면 이번 2나노 노드 모델의 대표 배선 폭은 약 24nm였다. 24nm 니오븀선을 실제 제작해 측정한 것이 아니며, 저자들이 예상한 임계전류도 1mA 미만이다.
설계 온도 7K와 니오븀의 전이온도 약 7.8K 사이에는 약 0.8K의 여유밖에 없다. 대규모 칩의 한 부분이 뜨거워지거나 온도가 고르지 않으면 초전도 상태가 깨질 가능성을 검증해야 한다. 모든 배선의 순간 전류가 임계값보다 낮은지도 이번 설계에서 네트별 제약으로 확인되지 않았다. 접촉부와 비아, 결함, 전류 집중도 현실의 저항을 만들 수 있다.
소자 한 개가 아닌 칩 설계 흐름으로 계산했다
이번 연구의 강점은 소자 한 개의 개선 수치를 곧바로 AI 칩 전체에 확대하지 않았다는 데 있다. 연구진은 Ginestra TCAD로 소자를 모델링하고 BSIM-CMG 콤팩트 모델을 보정한 뒤 HSPICE로 검증했다. 이어 조합·순차 논리를 포함한 71종의 표준셀과 6T SRAM을 특성화하고 합성, 배치·배선, 기생성분 추출, 정적 타이밍·전력 분석을 거쳤다. RTL이라는 회로의 기능 설명에서 실제 칩 배치도에 해당하는 GDSII까지 설계를 밀어 넣어 소자 변화가 회로 수준에서 얼마나 남는지 살폈다.
연구진은 이 흐름을 64비트 Rocket RISC-V 프로세서와 64×64 MAC 연산부에 적용했다. MAC은 곱셈과 덧셈을 이어서 수행하는 AI 계산의 기본 단위다. 64×64 배열은 계산기 4,096개가 동시에 주판을 두드리는 것과 비슷하다. 최적화한 7K 연산 패브릭은 300K 기준 설계보다 초당 연산성능을 뜻하는 TOPS가 3배, 와트당 연산량인 TOPS/W가 7.7배, 성능과 전력을 함께 반영한 TOPS²/W가 23배로 계산됐다.
RISC-V 평가에서는 트랜지스터 최적화에 니오븀 배선을 더했을 때 평균 0.115ns의 지연이 추가로 줄었다. 조건에 따른 전체 지연 감소 범위는 0.15∼0.42ns였다. 이는 트랜지스터뿐 아니라 신호가 오가는 길까지 함께 다뤄야 극저온의 장점을 회로에 전달할 수 있음을 보여준다.
기억장치에는 다른 처방이 필요했다. 연구진은 64워드×32비트 6T SRAM에 논리회로용 문턱전압 최적화를 적용하지 않고 니오븀 배선만 사용했다. 논리용 조정이 SRAM의 데이터 유지와 읽기 안정성을 떨어뜨릴 수 있기 때문이다. 모델상 쓰기 지연은 기록하는 비트 값에 따라 18%와 19% 감소했고, 평균 쓰기 전력은 32%, 읽기 전력은 26% 줄었다. 실제 칩에서는 논리와 SRAM에 서로 다른 일함수를 구현하기 위한 추가 마스크가 필요할 수 있다.
7.7배 뒤에 남은 냉동기와 데이터의 비용
7.7배라는 수치는 4,096개 MAC으로 이뤄진 칩 내부 연산부의 전력을 분모로 삼았다. 온칩 메모리와 캐시, 외부 메모리 접근, 데이터 이동, 입출력, 패키징, 전원변환 손실은 포함하지 않았다. 7K를 유지하는 냉동기의 콘센트 입력전력도 빠졌다. 따라서 AI 가속기 전체나 데이터센터의 전력효율이 7.7배가 됐다는 뜻은 아니다.
초전도 배선을 저항 0으로 둔 모델도 현실의 모든 현상을 담지는 못했다. 긴 초전도 배선에서는 인덕턴스로 인한 링잉과 오버슈트가 나타날 수 있지만 일반적인 RC 기반 정적 타이밍 분석만으로는 이를 충분히 다루기 어렵다. 신호를 안정시키려고 저항성 방전 경로나 비아를 추가하면 이상적인 저항 0 모델에서 얻은 성능과 전력 이득이 줄어들 수 있다. 공정·전압 편차와 SRAM 안정성에 대한 통계 검증도 더 필요하다.
이번 결과는 범용 AI 데이터센터의 전기 사용을 곧바로 줄일 상용 기술이라기보다, 극저온 트랜지스터와 초전도 배선의 장점을 실제 칩 설계 단계까지 전달할 수 있는지 살핀 가능성 평가에 가깝다. 냉각설비가 이미 필요한 양자컴퓨터 주변 회로 등에서는 먼저 의미를 가질 수 있지만 경제성은 입증되지 않았다. 폭 24nm 수준의 니오븀 배선 제작, 임계전류와 온도 여유, 신호무결성, 논리·메모리의 서로 다른 재료 조건을 완성형 칩에서 검증해야 설계도의 7.7배가 현실의 숫자로 이어질 수 있다.
이번 연구에 참여한 한국 기관과 한국인 소속 저자는 확인되지 않았다. 삼성전자가 2025년 1세대 2나노 GAA 공정 양산을 시작했다고 밝혔지만, 이번 연구가 삼성전자 공정을 사용했다는 근거는 없다. 상온 모바일 프로세서인 엑시노스 2600 역시 이번 논문의 7K 동작이나 니오븀 초전도 배선과는 별개의 기술이다.
자료: 뮌헨공과대학교·모데나·레조에밀리아대학교·게이오대학교·Applied Materials·Springer Nature·삼성전자