[기획] 절연체 원자 자리 바꿔 p형 반도체로…0.5㎚ BCN을 2인치까지 키웠다

자료사진은 미세전자 시험 소자가 제작된 12인치 반도체 웨이퍼이며, 이번 연구의 2인치 BCN 시편은 아니다.

전기가 잘 흐르지 않는 물질도 원자 몇 개의 자리를 바꾸면 반도체가 될 수 있을까. 국제공동연구진이 원래 절연체인 육방정계 질화붕소(hBN)의 벌집 격자에 탄소를 끼워 넣어, 정공이 흐르는 p형 붕소탄질화물(BCN)을 만들었다. 막의 두께는 약 0.5㎚로 원자 한 층에 해당하지만 가로로는 지름 2인치(50.8㎜) 웨이퍼 규모까지 성장했다. 복사용지 두께를 약 0.1㎜로 잡으면 대략 종이의 20만분의 1 두께인 막을 약 5㎝ 너비로 펼친 셈이다.

이 BCN으로 만든 시험 트랜지스터는 실온 전계효과 정공 이동도 약 100㎠/V·s와 온·오프 전류비 약 10⁸을 보였다. 전계효과 이동도는 트랜지스터의 전기 특성에서 계산한 정공의 움직이기 쉬운 정도다. 온·오프비 10⁸은 소자를 켰을 때와 껐을 때의 전류가 약 1억 배 차이 난다는 뜻이다. 잘 열리면서 잠갔을 때 새는 양은 작은 수도꼭지에 비유할 수 있지만, 소비전력이 1억분의 1이거나 1억 번 작동한다는 의미는 아니다.

세 원소가 따로 뭉치지 않도록 ‘도착 시간’을 맞췄다

어려움은 붕소·탄소·질소를 함께 공급하는 것만으로 균일한 BCN이 만들어지지 않는다는 데 있었다. 세 원소가 따로 뭉치면 질화붕소 영역과 그래핀형 탄소 영역이 뒤섞일 수 있다. 연구진은 Cu(111) 표면에서 저압 화학기상증착법을 사용하면서 모노메틸아민보레인(MMAB)과 암모니아보레인(AB)이라는 두 전구체의 분해 및 표면반응 속도를 조절했다. 화학기상증착은 기체 상태의 원료를 표면에서 반응시켜 얇은 막을 쌓는 방법이다.

AB는 주로 붕소와 질소를 포함한 화학종을 공급했다. MMAB는 결합이 단계적으로 끊어지고 수소가 빠져나간 뒤 탄소를 내놓았다. 연구진은 이러한 반응 지연이 탄소가 먼저 모여 그래핀형 영역을 만드는 현상을 억제한다고 설명했다. 계산으로 분해와 표면반응 경로를 살핀 뒤 성장 조건을 설계한 것이다. 세 재료를 무작정 섞은 것이 아니라 서로 다른 속도로 풀리는 원료를 이용해 원자가 표면에 도착하고 자리 잡는 순서를 맞춘 접근이다.

탄소는 BN 격자에서 붕소 또는 질소의 자리를 대신하거나 탄소 쌍으로 들어갔다. 원자 해상도 주사투과전자현미경(STEM), 즉 원자 배열을 직접 구별할 수 있는 전자현미경으로 살핀 제한된 영역에서는 확인한 탄소 25개 중 16개가 질소 자리, 9개가 붕소 자리에 있었다. 관찰 영역에서 별도의 그래핀형 탄소 도메인은 확인되지 않았다. 다만 이 작은 관찰 결과를 2인치 막 전체의 원자 비율로 확대하거나, 막 어디에도 탄소 도메인이 없다고 단정할 수는 없다.

‘얇다’에서 끝나지 않고 전류를 켜고 껐다

단면 전자현미경은 막이 단층임을 확인했고, 원자힘현미경은 약 0.5㎚의 단차를 측정했다. 라만·광발광 매핑은 여러 위치의 신호를 지도처럼 측정해 공간적 균일성을 뒷받침했다. 그러나 연속적인 단층이라는 말이 결함 없는 단결정을 뜻하지는 않는다. 라만 분석에서는 결함 활성 신호와 격자 무질서가 나타났으며, 탄소 치환도 주변 원자 배열에 국소적인 왜곡을 만든다.

주사터널링분광으로 측정한 전자적 밴드갭은 약 1.90eV였고 계산값은 약 1.92eV였다. 밴드갭은 전자가 전류에 참여하기 위해 넘어야 하는 에너지 간격으로, 전류를 켜고 끌 수 있는 반도체의 성격과 관련된다. 연구진은 특히 질소 자리에 들어간 탄소와 p형 전도 사이의 관계를 실험과 계산으로 뒷받침했다. p형은 전자가 비어 있는 자리인 ‘정공’이 주요 전하 운반자처럼 움직이는 반도체를 말한다.

연구진은 Cu(111)에서 성장한 BCN 막을 20㎚ 두께의 HfO₂ 게이트 절연막 위로 옮겼다. 이어 Ni/Au 전극을 사용해 바텀게이트·톱콘택트 전계효과트랜지스터(FET)를 만들었다. 대표 시험소자의 채널 길이는 1㎛, 폭은 5㎛였다. 채널은 전류가 흐르는 길이고, 게이트는 그 흐름을 여닫는 손잡이에 해당한다. 대표 문턱전압은 약 −0.45V였으며, 켜진 상태의 전류는 채널 폭 1㎛당 약 0.9mA 수준이었다. 정식 초록에는 0.9mA/㎛ 초과로 제시됐다.

이 소자는 상용 첨단 로직의 나노미터급 트랜지스터가 아니라 재료의 가능성을 확인하는 시험소자다. 실온 전계효과 이동도 약 100㎠/V·s 역시 접촉저항과 게이트 정전용량 가정, 계면의 전하 포획, 계산 방식의 영향을 받는다. 접촉의 영향을 제거한 채널 고유 이동도나 홀 이동도로 읽어서는 안 된다. 이동도가 도로에서 정공이 달리기 쉬운 정도라면 금속 접촉은 톨게이트다. 도로가 빨라도 진입로가 막히면 실제 칩의 전체 동작은 느려질 수 있다.

한 소자의 기록보다 ‘224개 분포’에 무게

이번 결과의 핵심은 정공 이동도의 절대적인 신기록이 아니다. 다른 p형 2차원 재료에서 더 높은 값이 보고된 사례가 있지만, 재료 두께와 전극, 절연막, 채널 길이, 측정법이 달라 단순한 순위 비교는 어렵다. 연구진이 보여준 것은 단층 p형 동작, 유한한 밴드갭, 약 10⁸의 큰 온·오프비, 2인치 성장과 다수 소자의 특성 분포를 한 재료에서 함께 확인했다는 점이다.

연구진은 3개 성장 배치에서 만든 224개 트랜지스터를 2인치 웨이퍼의 서로 다른 위치에서 평가했다. 이 분포는 위치와 배치가 달라도 소자 특성이 일정한 범위에 모인다는 점을 뒷받침한다. 한 개의 잘 작동한 소자만 제시한 것과는 다르다. 다만 공개된 자료만으로 이동도·온전류·온오프비의 최솟값과 최댓값, 중앙값, 사분위 범위를 모두 확인할 수는 없다. 224개 모두가 이동도 약 100㎠/V·s와 온·오프비 약 10⁸을 냈다고 해석해서도 안 된다.

연구 결과는 2026년 9월 30일 국제학술지 《Nature》 온라인판에 실렸다. 논문 공개 후 약 일주일이 지난 2026년 10월 7일 기준으로 독립적인 재현과 공개 검증이 충분히 축적될 시간은 없었다. 이번 논문 저자 소속에서는 한국 대학·기업·연구기관도 확인되지 않았다.

CMOS까지 가려면 n형 짝과 제조공정이 필요하다

이번에 실증한 것은 p채널 BCN FET와 그 배열이다. n형 소자와 연결한 CMOS 인버터나 논리게이트, 링 오실레이터, 메모리, 프로세서는 만들지 않았다. CMOS 후보가 되려면 p형과 n형을 실제 회로로 묶어 전압 이득과 잡음 여유, 동작속도, 소비전력, 회로 수율을 검증해야 한다. BCN은 완성된 CMOS가 아니라 상보회로에 필요한 p형 선수 후보를 제시한 단계다.

제조 측면의 간격도 크다. 2025년 동료심사 전 원고 기준으로 성장 조건에는 1,020℃가 포함됐다. 이는 완성된 회로 위에 다른 소자층을 쌓는 모놀리식 3차원 집적의 열예산에 부담이 된다. Cu(111)에서 성장한 막을 소자기판으로 옮기는 전사 과정에서는 주름·균열·오염·잔류물과 대면적 자동화 수율을 따로 검증해야 한다. 연구진도 저온 성장을 후속 과제로 제시했다.

지름 2인치는 원자층 막의 대면적화라는 의미가 있지만 300㎜ 양산 웨이퍼와는 다르다. 지름은 약 6분의 1, 면적은 약 35분의 1이며 기존 생산라인과의 호환성도 입증되지 않았다. 채널 길이를 현재의 1㎛에서 수십 나노미터 이하로 줄였을 때 단채널 효과와 접촉저항을 억제하고 온전류와 온·오프비를 유지할 수 있는지도 확인해야 한다.

개별 탄소 원자가 붕소와 질소 중 어느 자리에 들어갈지를 정밀하게 제어하는 문제도 남았다. 자리의 차이는 문턱전압과 이동도의 산포로 이어질 수 있다. 반복 스위칭, 바이어스 온도 스트레스, 고온 수명, 습도와 산소 노출, 열사이클, 절연막 파괴, 접촉저항의 장기 변화에 관한 산업 수준의 신뢰성 자료 역시 아직 부족하다. 이번 성과는 실리콘 대체나 양산 완료가 아니라, 원자 한 층의 p형 반도체를 넓게 만들고 여러 시험소자에서 작동을 확인했다는 출발점으로 읽어야 한다.

자료: 도쿄대학교, 국립대만대학교, 국립양명교통대학교, 대만 중앙연구원, 일본 물질·재료연구기구